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    公开号:WO1980000761A1
    申请号:PCT/JP1979/000235
    申请日:1979-09-04
    公开日:1980-04-17
    发明作者:K Ichiose；K Aoki
    申请人:Tokyo Shibaura Electric Co；K Ichiose；K Aoki；
    IPC主号:G11C11-00
    专利说明:
    [0001] m 細 — 香
    [0002] 半 導 体 ¾ 億 装 置
    [0003] L 技 銜 分 野
    [0004] こ の発钥は複数の ト ラ ン ジスタによ 構成される 半導体記憧装置に関する o
    [0005] 2. 背 紫 技 銜 .
    [0006] 近年、 集積回路の集積度を上げるために、 素子ご と に分雜する こ と を必要と し ¾い I I L論理回路が使 用されている o 例えば、 この種 I I L篛理回路を用い て構成された と ころのマ ト リ タ ス状に配置された複数 の フ リ ッ ブ · フ ロ ブ型メ モ リ セ ルを もつ半導体記億 装置が特鬨昭 4 9 一 2 4 3 2 9 号公報に紹介されている o この種、 半導体記馐装爨に いて、 読出 よび香込動 拃は共に同 じア ド レス ト ラ ン ジス タを介して、 各メ モ 9 セル 対して選^的に実行される o この場合、 前-記 ア ド レ ス ト ラ ン ジス タ を介して メ モ リ セルから読出さ れるデータ 出力信号の論理振幅は充分大き く ¾ く、 こ のデータ 出力信号を薙実に検出するために、 構成が複 雄 ¾データ検 ¾回路が必要と され、 記憶装置全体の占 有面稹を大き く して しま う o
    [0007] 铉つて、 この発明の 目的は記億データが充分大き 論理振幅をもつ餘理镭号と して銃出され、 複雑 ¾デ ータ検出回路を使用する こ と ¾ く データが確実に麵理 される と ころの半導体記憶装置を提供する こ とである o
    [0008] OMPI 3. 発 钥 の 鬨 示
    [0009] こ の発明に いて は、 第 1 ト ラ ン ジス タ と ， エ ミ ッ タ 、 コ レク タ よびベースがそれぞれこの第； I ト ラ ン ジス タ のエ ミ ク タ 、 ベー スおよびコ レク タに結合さ れ、 こ の第 1 ト ラ ン ジス タ と 同 じ導電型をもつ第 2 ト ラ ン ジス タ と ， ベース よび コ レク タがそれぞれ.前記 第 1 または第 2 ト ラ ン ジス タのェ ミ ッタ よびベース に結合された第 3 ト ラ ン ジス タ と ， ェ ミ ッ タおよびべ ースが前記第 2 ト ラ ン ジス タの エ ミ ク タ およびコ レク タに結合された第 4 ト ラ ン ジス タ とによ IT構成された 少¾ く と も 1 锢の フ リ ツ ブ * フ ロ ッ ブ型メ モ リ セルを 備えた半導体記億装置が提供されている o この フ リ ッ ブ - フ ロ ッ ブ型メ モ リ セルの記镱内容は前記第 4 ト ラ ンジスタのベースに読出電圧を印加する こ と よ ！？読 ¾される o す ¾わち、 前記第 2 ト ラ ジス が導通し て いる と 、 この第 2 ト ラ ン ジス タ の コ レク 電位およ び前^第 4 ト ラ ン ジス タのペース電位は基準鷺位 ic等 し く ¾ る ので、 この第 4 ト ラ ン ジス タは非導通状態に 保持され、 この第 4 ト ラ ン ジス タ のコ レクタに結合さ れた出力デー タ · ラ イ ンを介して第 1餘理レペルの出 力データ信号が得られる o —方、 前記第: 2 ト ラ ン ジス タが非導通である と、 前記第 4 ト ラ ジスタは導通さ れて、 前記出力デー タ · ラ イ ンを介して第 2論理レぺ ルの出力データ信号が得られる 0 このよ うに、 フ リ ッ
    [0010] • OMPI ブ * フ ロ ッ グ型メ モ リ セルの内容は前記第 4 ト ラ ン ジ ス ク の オ ン および：: ί·フ秋態に応じて読出されるので出 力データ信号の餘理振幅を大き く と る こ と が可能と ¾
    [0011] )) s 複雜 データ検出回路を使用する必要がない o
    [0012] 4. 図 面 の 簡 単 な 説 明
    [0013] 第 1図はこの発明の一実施例に保る半導体記- ― 置の回路図、 第 2 図は第 1 図に示した回路を具体化し た半導体記憶^置の上面図、 第 3 図は第 2 図に示す半 ' 導体記憶装置を I 一 I 籙に沿って切断して示す新面図、 第 4 図は第 1 図に示す回路と 同様に構成されたと ころ の、 マ ト リ ク ス状に SS列された複数锢の フ リ ツブ * フ 口 ッブ型メ モ リ セ ルを僱えた半導体記億装置のブ口 ッ ク図、 第 5 図 よび 6 図はこの発明の別の実鑰例 I 係 る半導体記憶装置の回路図 よび上面図、 第 7 図はこ の発明の更 別の実施例に係る半導体記億回路、 第 8 図 よび 9 図はこの発明の別の実施例に係る半導体記 億装置の回路図および上面図、 第 1 0 図は第 2 図に示 す半導体記億装置の変形例、 第 1 1 図は第 1 図に示す 半導体記镜回路の変形例、 第 1 2図は第 5 図に示す半 導体記億回路の変形例を示す ο
    [0014] 5.発明を実旌するための最良の形態
    [0015] ¾下、 図面を参照して この発明を よ 鋅細に説明 する。
    [0016] 第 1 図に示すこの発明の一実施例に係る半導体記 億回路はエ ミ ッ タが接地された N P N ト ラ ン ジス タ と、 ェ ミ ッ タが接地され、 ベース よび第 1 コ レク タ：^ ト ラ ン ジス タ T R J [ の コ レク タ よびペース にそれぞれ結合された N P N ト ラ ン ジス タ と を 傭えている。 これらの ト ラ ン ジス タ T B および TE 2 のコ レク タはそれぞれ、 ペ スが接地された と _ろの 負荷イ ン ビー ダ ンス素子と して作用する P N 3 ト ラ ン ジス タ T E 3 およ び の コ レク タ · ェ ミ ッ タ路を 介して第 1 列選択ラ イ ンすなわちワ ー ド · ラ イ ン W L に結合されている o また ト ラ ン ジス タ のペース . は、 ベースが接地され、 ^ ミ ッ タがデータ · ラ イ ン D Lに結合された P N P ト ラ ン ジス タ T B 5 の コ レク タ に結合されて いる o 更にこ の ト ラ ン ジス タ T E 2 は、 接地されたェ ミ ッタ よびデー タ · ラ イ ン D Lに結合 されたコ レク タ をもつ N P N ト ラ ン ジス タ T R S のべ ースに結合された第 2 コ レク タを傭えている。 この ト ラ ン ジス タ T R 2 の第 2 コ レク タはベース S接地され た P N P ト ラ ン ジス タ T R 7 の コ レク タ · ェ ミ ッ タ路 を介して第 2 列選択ラ イ ン R Lに結合されている o
    [0017] 第 1 図に示す半導体記億回路を具体的に構成した . 半導体記憶装置を第 2図および第 3図に示す o
    [0018] 第 3 図は第 2図に示す半導体記憶装置を I ー 夏 鎵 に沿って切新して示す断面図である o 第 2 図 よび第 3 図に示すよ う に P導電型半導体領域 2 , 4 よび S
    [0019] - が N導罨型半導体基板 β の表面領域に形成されている o P型領域 * は N導電型領域 J β よび J 2 が形成さ れている o 更に第 2 図に示される よ う に、 基板 *の表 面領域には P 導電型領域 J 4 , I 6 , I 8 ， 2 ί> よ 5 び 2 2 が彤成されている 0 Ρ型領域 2 6 および 内 にはそれぞれ N導電型領域 2 4 お が形成され、 Ρ型領域 2 2 内には Ν導電型領域 2 S が形成されてい る 。 Ρ型領域 2 よ び J < は結合ラ イ ン C L I に'よ ] Ϊ ワ ー ド · ラ イ ン W Lに結合され、 P型領域 2 0 は結合 10 ラ イ ン C L 2 に よ ！）第 2列選択ラ イ'ン R Lに結合され ている o また P型領域 < および N型領域 2 *は相互に 結合ラ イ ン C L 3 に よ ] 結合され、 P型領域 J 6 は結 合ラ イ ン C L < に よ ] N型領域 0 に結合され、 N型 領域 i 2は結合ラ イ ン C L 5 に よ P型領域 2 2 に結 合され、 P型領域 δ はデータ · ラ イ ン D Lに よ ] N塑 領域 2 S よび 2 S に結合されている ο
    [0020] 第 3· 図 示す ト ラ ン ジス タ T E J の エ ミ ク タ 、 ベ . ースおよ び コ レク タは Ν型基板 、 Ρ型領域 J S およ び N型镇域 2 4 に よ i)耩成され、 ト ラ ン ジス タ T E 2 »» のェ ミ ッ タ 、 ベース よ び第 1 およ び第 2 コ レク タ は .
    [0021] N型基祖 S 、 P 1領域 < よび N型領域 J および J 2 に よ 構成され、 ト ラ ン ジス タ は P型領域 2 、 N型基板 S および P型領域 < によ J 構成され、 ト ラ ン ジス タ T E < は P型領域 JI 4 N型基板《 およ び
    [0022] O PI P型領域 J S によ ] 構成されている o 更に ト ラ ン ジス タ は P型領域 6 、 N型基板 S よび P型領域 4 に よ 構成され、 ト ラ ン ジス タ T R Sは N型基板 S 、 P型領域 2 2 および N型領域 2 β に よ 構成され、 ト ラ ンジスタ は Ρ型領域 2 (7 、 Ν型基板 S よび Ρ型領域 2 2 に よ ！？構成されている ο 尚、 第 2 図.に示 す半導体記憶装置に いて、 Ρ型領域 および Ν型 領域 2 はそれぞれ、 鹑接する メ モ リ セルに おいて 、 Ρ型镇域 2 2 よ び Ν型領域 2 S に対応して形成され た Ρ型領域および Ν型領域と一体的に形成される ο 従 つて、 デー タ · ラ イ ン D Lは第 1 および第 2 列選^ラ ィ ン W L および R L と交差する こ と な く ¾設される こ と に ¾ ？、 ワ ー ド ' ラ イ ン およ びデータ · ラ イ ン D L を同一の ©鎳工程において形成し、 かつチ ク ブ面 積を さ くする こ と が可能である O また列方向におい て腾接する メ モ リ セ ルを相互に対称に形成する場合に は、 P型镇域 2 , I 4 よび 2 0 をこ の驊接する 2 つ の メ モ リ セルに対して共通に使周する こ とが可能であ る o
    [0023] 第 1 図ないし 3 図から明 らか よ うに、 ト ラ ン ジ ス タ T B J および T R 4 は第 1 の I I L論理ゲー ト 回 路を構成し、 ト ラ ン ジス タ , T R 3 および
    [0024] は第 2 の論理ゲー ト 回路を構成し、 ト ラ ン ジスタ T R S よび T :B 7は第 3 の I I L論理ゲー ト 回路を構成し ている o
    [0025] こ の実施例 IC いては、 第 2 図に明確に示されて
    [0026] い る よ う に、 ト ラ ン ジス タ T H 2 は ト ラ ン ジス タ TE Jf よ ] 大き ¾ベース面積をもつよ うに構成されている o s つて、 ト ラ ン ジス タ T 3B 2 は ト ラ ン ジス タ Τ Ε ·Ζ よ
    [0027] J 大き ¾面有静¾ 羞 ^もつこ と : ¾ 1 、 同一条件下
    [0028] いて これ らの ト ラ ン ジス タ Τ Β 1 お よび を
    [0029] 導通させる よ う にバイ アス鼋圧を'印加した場合、 ラ ン ジス タ R 1 が先に導通する ο
    [0030] 10 第 4 図は第 1 図に いて ト ラ ン ジス タ T B J ¾い
    [0031] し 7· ^： よ ^耩成された複数の メ モ リ セ ル MC—
    [0032] ¾いし M C — M Nをマ ト リ クス状に記釁する こと に よ
    [0033] 1 構成した半導体記憶装置を示す o これらのメ モ リ セ ル M C — i Ji ないし M C — M Nに対するデー タ の読出
    [0034] 15 よび賽込動作は第 3L 列選択ラ イ ン W L— いし
    [0035] W L — M、 第 2列選択ラ イ ン R L — J いし R L — M
    [0036] よびデータ · ラ イ ン D L — J ないし D L — Nを選折 的に付勢する こ と によ I？実行される o
    [0037] 以下に第 1 図 ¾い し 4 図に示した半導体記憶装置
    [0038] M の動作を説明する o
    [0039] 通常動作時においては、 第 1 列選択ラ イ ン WL— J
    [0040] ¾いし — Mは高レベル電位、 例えば 0. 7 Vに保持 され、 第 2列選択ラ イ ン 一 2 ¾い し！ I L一 Mは低
    [0041] レベ ル電位、 例えば 0 Vに保持されている o ト ラ ン ジ
    [0042] O PI
    [0043] /., "WWIIPPOO «ν. ス タ T B J ¾いし T B 7に よ ！？構成された メ モ リ セル にデータ を香込む場合、 最初、 所望の第 1 列 S択ラ ィ ンの電位が低レベル c切換され、 その他の第 1 列選択 ラ イ ンは高レ ベル罨位に保持される o 例えぱ、 このメ モ リ セルにデータ を香込む場合、 対応するデ一 タ ， ラ イ ン D Lに * 1 " レベルのデータ信号が供-給さ れる o この * 1 ' レベルのデータ信号は ト ラ ン ジス タ
    [0044] T E 5 のェ ミ ッ タ · コ レク タ路を介して ト ラ ン ジス タ
    [0045] T R 2 のベースに印加される 0 こ の状態において、 前 記所望の第 1 列選択ラ イ ンの電位が高レベルに切換さ れる と、 この ト ラ ン ジス タ Τ Ε Γが導通し、 ト ラ ン ジ ス タ 1 は非導通状態に保持される o こ う して、 こ の メ モ リ セルにはデー タ * 1 * が香 ま れる o —方、 この メ モ リ セルにデー タ を眷込む場合には、 対 応するデータ · ラ イ ン D Lに * 0 ， レベルのデータ信 号が供給される。 こ の後、 前記所望 第 1列選択-ライ ンの電位が高レベルに切換される と、 前述した よ うに、 ト ラ ン ジス タ T B 2 のベ ース面積は ト ラ ン ジス タ T R 2 のベ ー ス面積よ 大きいので、 ト ラ ン ジスタ T S J が 最初に導通し ト ラ ンジス タ T E 2 は非導通状態に保持 される。 こ う して このメ モ セルにデー タ 0 " が香 込まれる。 この よ うに選^された第 1 列選狖ライ ンの 電位を低レベルにセ ク ト した後に高レベルに戻すこ と によ 1)、 データ · ライ ン D L上のデータ信号に応じた
    [0046] ( O PI デー タ がメ モ リ セルに眷込まれる こ と に ¾る O
    [0047] メ モ リ セルか らデータ を読出す場合には、 所望の 第 2 列選択ラ イ ンが高レ ベ ル電位にセ ッ ト され、 その 他の第 2列選択ラ イ ンは低レベ ル電位に保持され、 対 応する デー タ · ラ イ ンが高レベ ル電位に保持される o メ モ リ-セルにデー タ * 1 * が記億されている場合.、 す わち ト ラ ン ジス タ T R 2 が導通状態に保持されて い る場合には ト ラ .ジスタ T E 6 © "ベ ー スは接地電位 保持される ので、 第 2 列選択ラ イ ンが高レ ベル電位に セ ッ ト されて も この ト ラ ン ジス タ T R 6 は非導通状態 に保持され、 データ · ラ イ ン上の高レ ベル信号が "1 ; I " 信号と して 出力装置 （ 図示せず ） に供耠される o —方、 メモ リ セルにデータ " 0 " が書込まれている場合、 す ¾わち ト ラ ンジスタ T R 2 が非導通状態に保持されて いる場合に、 第 2 列選択ラ イ ンが高レ ベル電位にセ ッ ト される と 、 ト ラ ンジス タ T E tf のベースには高 レべ ル電圧が印.加されて、 この ト ラ ン ジスタ T B S を導通 させる。 これに よ 、 データ · ラ イ ンの電位は接地電 位に等し く ！ .、 このデータ · ラ イ ン上の低レペ ル信 号 * 0 " 信号と して 出力装置に供耠される こ と に o o
    [0048] こ こで重要 こ と は、 ト ラ ン ジスタ T R 6 および T E 7 1 I L論理ダー ト 回路を構成しているので、 ト ラ ン ジス タ T R 6 のコ レク タ か ら取出されるデー タ 信号はメ モ リ セルの e傢データ * 0 * および * 1
    [0049] 応 じて低レベル よび高レベル と ¾ ] 複雑 データ検 出回路が ¾ く て も こ の メ モ リ セルか ら銃出されたデー タを確実に検出する こと ができ る とい う こ と である 0 第 5図および 6 図はこの発明の別の突旛例を示す o この実施例は、 ト ラ ン ジスタ T R 6 の代わ ] に、 -ベー スおよびエ ミ ッタがそれぞれ ト ラ ン ジスタ T E 2のコ レク タ およびエ ミ ク タに結合され、 第 1 コ レク タがデ ータ · ラ イ ン D Lに結合され、 第 2 コ レク タが ト ラ ン ジス タ のベースに結合された P N P ト ラ ン ジス タ T S S を使用 したこ と、 するわち第 6図に示される よ うに P型領域 2 2 内に N型領域 3 0 を肜成して この N型領域 3 < を P型領域 4 と結合した こ と を除いて前 述した実施例と構成的に同様である o
    [0050] この第 5 図および 6 図に示す半導体記憶装置に いて害込動作を実行する場合には所望の第 1 列選択ラ イ ンが返レベル電位にセ ク トされ、 他の第 1 列選択ラ ィ ンを高レ ベ ル電位に保持した状態で第 2列選択ライ ン B L — 1 いし H L一 Mが一時的に高レベ ルに セ ッ ト される o これに よ ト ラ ン ジス タ T E S が導通し、 こ の ト ラ ン ジス タ T R S の コ レク タ電位は接地電位と 等し く ¾ 、 ト ラ ン ジス タ のベ ース電位を強 j 的に接地電位に等し くする o こ う して、 よ 確実 ¾デ 一タの睿込みが実行される こ とに ¾る。 す ¾わち、 第 一 OMPI 1 図に示す記億回路に いて例えばデータ * 1 " が記 億されていた メ モ リ セ ルにデー タ " 0 " を書込む場合、 ト ラ ン ジス タ T R 2 を非導通にするためにデータ · ラ イ ン D L の電位が低レベル セ ッ ト される o しかし、 ト ラ ン ジ ス タ T R 2の固有静電容量の存在に よ デー タ · ラ イ ン D L の電位を低レベルにセ ッ ト して ..ト ラ ン ジスタ T R 2 のペ ー ス電位が充分低レペルに ： έるに はかな 1)長い時-間がかかる o この ト ラ ン ジス タ
    [0051] のベー ス電位が充分低レベルになる前に第 1 列選^ラ イ ン W L を高レベル電位 セ ッ ト する と ト ラ ン ジス タ T E 2 が先に導通して、 再びデータ " 1 " が睿込まれ て しま う 可能性がある o こ の よ う な問題は、 この第 5 図に示す実施例においては書込動作の初期時に、 ト ラ ン ジス タ T E 2 のペ ー ス電位を強制的に接地電位にセ ッ トする こ と に よ ]3 良好に解決され、 メ モ リ の動作速 度を大輻に向上する こ とができ る o また第 6 図に示す よ う に半導体装置を構成する こ と に よ ] 高集積度を保 持する こと が可能である o
    [0052] 第 7 図はこの発明の更に別の実施例に係る半導体 記憶装置の回路図を示す o この半導体記億回路は、 各ノ 列ごと に IS設された睿込制御ラ イ ン W C L と 、 第 1 お よび第 2 コ レク タがそれぞれ ト ラ ン ジスタ R I よ び T R 2 のベースに結合され、 ェ ミ ッ タが ト ラ ン ジ ス タ T H 2 のエ ミ ク タに結合され、 ベー スが前記書込制 铒ラ イ ン W C L に結合された N P N ト ラ ン ジスタ タ と を備えている点を除いて第 1 図に示す半導体記慷回 路と 同様に構成されて いる o この第 7 図に示す半導体 記億回路において眷込動作を実行する場合には、 所望 の第 1 列選択ラ イ ンが低レベル電位にセッ ト され、 他 の第 1 列選択ライ ンを高レ ベル電位に保持した状態で、 各列の書込制街ラ イ ン W C Lが一時的に高レベルにセ ッ 卜される。 これによ ！？ ト ラ ン ス ^ t B が導通し、 ト ラ ン ジス タ T R J および T R 2のベースを接地電位 にセッ トする。 この よ う に、 第 7 図に示す半導体記億 回路は第 5 図に示す半導体記镱回路と 同様の効果をも つ o 尚、 第 7 図に示す回路 いて、 ト ラ ン ジス タ
    [0053] の第 1 コ レク タ を省畴して も よ い 0
    [0054] 第 S 図および 9 図はこの発明の別の実施例に保る 半導体記镱装置の回路図を示す o この半導体記億回路 は、 相互に反転関係 ^あるデータが供給される一対の デー タ · ラ イ ン D L よび I D L を有し、 エ ミ ク タ が こ のデー タ · ラ イ ン I D Lに結合され、 ベースが ト ラ ジス タ T E 2 のェ ミ ッタに結合され、 コ レク タが ト ラ ン ジスタ のベースに結合された P N P ト ラ ン. ジス タ T B J i を傭えて いる こ と を除いて、 第 1 図 示す半導体記億回路とほぽ同様に構成されている 0 こ の ト ラ ン ジス タ のエ ミ ク タ、 ベース およ び コ レ ク タはそれぞれ P型領域 3 2 、 N型基板 * ( 第 2 図 ） OMPI よび P型領域 J S に よ ] 形成されている o この第 8 図 よび 9 図に示す半導体記镱回路に いて餮込動作 を実行する場合には所望の第 1 列選択ライ ンが低レべ ル電位にセ ッ ト され、 他の第 1 列選択ラ イ ンが离レべ ル電位に保持された状態でデータ · ラ イ ン ！） Lおよび
    [0055] I D Lにデータ および が供給され、 この データ に応 じて ト ラ ン ジスタ T R JT または T B が選 択的に導通される o 従って、 この実施例 いては第
    [0056] 1 図 い し 4 図に示す実施例の場合の よ う に ト ラ ンジ ス タ T R J よび T H 2 のベース面穣が異 ¾る よ う に これ らの ト ラ ン ジス タ T B 1 および を構成する こ と は要求され ¾い。
    [0057] ¾上にい く つかの実施例を挙げて この発明を説明 したが、 この発明はこれらの実施例のみに限定される ものでは い o 例えば、 第 図 よび 5 図に示す半導 体記憶回路に いて、 ト ラ ン ジス タ T R 2 が導通され るに薆する時間を、 ト ラ ン ジス タ T R J が導通される に要する時間よ ！）長 くするために、 ト ラ ン ジス タ Τ Ε ί よ ] 大き ベー ス面積を もつよ う に ト ラ ン ジスタ TH 2 を構成している ο しかし、 これ らの ト ラ ン ジス タ T R J および T R 2 の他のディ メ ンジョ ン、 例えばコ レク タ 面積を変えて も 同様の効果を得る こ と が可能である ο ま た、— これ らの ト ラ ンジス タ よび T R 2 をほ ぼ同様に構成して、 これ らの ト ラ ン ジス タ Τ Β ί およ
    [0058] ΟΜΡΙ
    [0059] WIPO - び T R 2 の固有静電容量を等し く した状態で、 ト ラ ン ジス タ T R 3 の ィ ン ビー ダ ン ス值を ト ラ ン ジスタ TR< のィ ン ビーダ ンス値よ 大き く して も同様の結果が得 られる o
    [0060] これは、 例えば第 1 0図に示す よ う に、 P型領域 2 および 4 の対向面積を P型領域 J < ぉよび J の対 向面積よ ] 小さ くするか、 または P型領域 2 よび 4 間の間隔、 す ¾わち ト ラ ン ジス タ T R 3のベ ース幅を
    [0061] P型領域 J 4 および i 間の間隔す わち ト ラ ン ジス タ T H 4 のベ ース幅よ 1)大き くする こ と によ 実現さ れる。 また第 2 図、 6 図、 9 図および 1 0図に示すよ う に、 P型領域 δ および 4 の対向面積を P型領域 2 お よび < の対向面積よ 小さ くするか、 または Ρ型領域 6 および 4 間の間隔、 すなわち ト ラ ン ジス タ T R 5 の ベース辐を、 Ρ型領域 よび ί 間の間隔、 すなわち ト ラ ンジスタ 3 のペース幅よ ！）大き くする ことに よ ] 、 デー タ " 0 * をこ の メ モ リ セルか ら読出す場合 に、 還^されて いない他のメ モ リ セルからデータ · ラ ィ ン D Lに流れこんで く る電流を最小にする ことがで き、 読出動作を効果的に安定化させる c 更に第 1 0図 に示すよ う に、 Ρ型領域 2 ί および 2 2 の対向面積を ふさ くするか、 または Ρ型領域 2 < および 2 2 間の間 隔、 す ¾わち ト ラ ン ジス タ. T R のベース幅を大き く して 、 この ト ラ ン ジス タ T R 7 の逆方向動作時のベー
    [0062] ΟΜΡΙ
    [0063] ™ ス接地電流増幅率を小さ くする こ とに よ 、 同一列上 に ¾置された他の メ モ リ セルの記慷内容に応じて ト ラ ンジス タ T R 7 の コ レク タ電流が釤春される の を最小 に抑えている o
    [0064] s 第 1図、 5図、 7図および 8図に示す実旌例 お
    [0065] V、て ト ラ ン ジス タ 6 のべース よび ト ラ ン ジ-ス タ T E 7 の コ レク タ を共に ト ラ ン ジス タ T R 2 の第 2コ レク タに結合しているが、 ト ラ ンジスタ T B に第 2 コ レク タ を形成し、 この ト ラ ン ジス タ T H 6 のベ ース および ト ラ ン ジス タ 7 の コ レク タ を ト ラ ン ジス タ T R J の第 2 コ レ ク タ に結合する こ と も可能である o
    [0066] 更に上述した実施例に いては、 ト ラ ン ジス タ
    [0067] T R 6 の コ レク タ をデー タ · ラ イ ン D L に結合してい るが、 例えば第 1 1図 よび 1 2図に示すよ うにこの
    [0068] S デー タ · ラ イ ン D L と は別に 出力デー タ · ラ イ ン ODL を設け、 ト ラ ン ジス タ ま たは T R S の コ レク タ をこの出力デー タ - ラ イ ン O D Lに結合する こ とが可 能である o
    [0069] また上記実施例において使用 した ト ラ ン ジス タ のo 梃性を反転させる こ と-も可能である o
    [0070] O PI
    [0071] ん WIPO
    权利要求:
    Claims
    請 求 の 範 囲
    1· 第 1 導電型の第 1 ト ラ ン ジス タ （ TR Jf ) と ， エ ミ ッ タ、 コ レク タおよびベースがそれぞれこの第 1 ト ラ ン ジス タ ( TRJ ) の エ ミ ク タ 、 ベ ー ス ：^よびユ レ ク タ S に結合された第 1 導電型の第 2 ト ラ ン ジス タ ( TE 2 ) と ， ベ ー ス よびコ レク タがそれぞれ前記第 2 k— ラ ン ジスタ （TR2 ) のェ ミ ッタ よびベ ー ス に結合された と こ ろの、 前記第 1 導電型とは反対の第 2 導電型の第 3 ト ラ ン ジス タ （ TH 5 ) と ， 一端が前記第 1 よび第
    10 2 ト ラ ン ジス タ （ TU , TH2 ) の コ レク タ にそれぞれ に結合され、 他端が相互に結合された第 1 よび第 2 ィ ン ビーダ ン ス素子 （ TR 3 , TE < ) と を镛え、
    更に、 ベー ス およびェ ミ ッ タがそれぞれ前記第 1 よび第 2 ト ラ ン ジス タ （ TR I , TR 2 ) の中の一方の
    15 ト ラ ン ジス タのコ レク タ およびェ ミ ッ タ に結合された と こ ろの、 第 1 導電型の第 4 ト ラ ン ジス タ ( T R e f TB S )と ， 一端がこ の第 4 ト ラ ン ジス タ （ T3B S ， TR S) のベ ース に結合された第 3 ィ ン ビーダ ンス素子
    ) t を傭えた こと を特徵とする半導体記憶装置 o a 2， 前記第 1 ト ラ ン ジス タ （ TH J ) は前記第 2 ト ラ ン ジスタ （TR 2 ) よ ] 小さなベース面積をもつこ と を特 徵とする請求の範囲第 1項記載の半導体記憶装置 o
    3. 前記第 1 ィ ンビーダ ンス素子 （TR 3 ) は前記第 2 ィ ン ビーダ ン ス素子 （ TR < ) よ ] 大き ¾値を もつこ と
    OMPI を特徴とする請求の範囲第 1 項記載の半導体記憶装置 o
    4. 前記第 4 ト ラ ン ジス タ が前記第 2 ト ラ ン ジスタ のベースに結合された別のコ レク タを もつこ と を特钹とする請求の範囲第 1 項、 2項または
    5 3 項記載の半導体記憶装像 O
    5. コ レク タ ーェ ミ ッ タ路が前記第 2 ト ラ ンジス-
    ( TR2 ) のペース よびエ ミ ッ タ間に結合されたと こ ろの第 1 導電型の第 5 ト ラ ン ジスタ （ TE S ) を更に傭 えたこ と を特徵とする請求の範囲第 1 項、 2 項または 10 3 項記載の半導体記億装置 o
    6. コ レク タ およびベースがそれぞれ前記第 1 ト ラ ン ジスタ （ TR JE ) のベー ス よびエ ミ ッ タに結合された と ころの、 第 2導電型の第 5 ト ラ ン ジス タ （ TH J <7 ) を更に備えた こ と を街翁とする請求の範囲第 1 項記載 15 の半導侔記憶装置 o
    7. 前記第 1 および第 2 イ ン ビーダ ンス素子
    はェ ミ ッ タが相互に結合され、 ベースが相互に 結合され、 コ レク タがそれぞれ前記第 1 よび第 2 ト ラ ン ジス タ , TR 2 ) の コ レク タ に結合された第 a, 2 導電型の ト ラ ン ジス タ に よ 構成されている こ と を 特徴とする請求の範囲第 1 項 ¾いし 3 項 よび 6 項の 中のいずれか一項に記載の半導体記憶装置。
    8. 前記第 3 イ ビー ダンス素子 （ TB 7〉 はベ ース よびコ レク タ がそれぞれ前記第 3 ト ラ ン ジス タ 一 OMPI a のエ ミ ッ タおよびベースに結合された と ころの第 2 導 罨型の ト ラ ン ジスタに よ 椁成されている こ と を特徴 とする請求の範囲第 1 項ないし 3 項および 6 項の中の " いずれか一項に記載の半導体記憧装置 o
    5 9. 前記第 1 および第 2 イ ン ビーダ ンス素子 （TE 3 , TB < )はェ ミ ッ タが招互に結合され、 ベースが相互に 結合され、 コ レク タがそれぞれ前記第 1 および第 2 ト ラ ンジスタ ( T R 2 , T R 2 ) の コ レク タに結合された第
    2導電型の第 6 よ び第 7 ト ラ ン ジス タ よ ] 镌成さ
    10 れ、 前記第 3 イ ン ビー ダシス素子 （ ΤΕ Γ ) はベ ース お よびコ レク タがそれぞれ前記第 3 ト ラ ン ジス タ （TH ) のエ ミ ヅ タおよびベースに結合されたと こ ろの第 2 導 電型の第 8 ト ラ ン ジス タに よ 構成され、 前記第 6 ト ラ ン ジス タ よび第 2 ト ラ ン ジス タ
    15 は第 1 の I I L論理ゲー ト 回路を構成し、 前記第 ト ラ ン ジス タ （ TE * ) およ び第 1 ト ラ ン ジス タ
    は第 2 の I I L論理ゲー ト 回路を構成 し、 前記第 8 ト ラ ン ジス タ （ TR 7 ) および第 4 ト ラ ン ジス タ ( TR 5 ) は第 3 の I I L論理ゲー ト 回路を構成する こ と を特徵
    20 とする請求の範囲第 1 項ない し 3 項および 6 項の中の いずれか一項に記載の半導侔記憶装置 o
    10. 第 1 導電型の第 1 ト ラ ン ジス タ , こ の第 1 ト ラ ン ジス タ ( TE J! ) の エ ミ ッ タ 、 ベース 、よびコ レク タにそれぞれ結合されたェ ミ ッ タ、 コ レク タ およ
    OMPI WIPO ~ びベー ス を も つ第 1 導電型の第 2 ト ラ ン ジス タ （TR 2) こ の第 2 ト ラ ン ジス タ ( TR 2 ) の エ ミ ッ タ およびべ一 スに結合された ベ ース およ び コ レク タ を もっと こ ろの 前記第 1 導電型とは反対の第 2導電型の第 3 ト ラ ン ジ ス タ （ TB 5 ) ， および一端がそれぞれ前記第 1 および 第 2 ト ラ ン ジス タ （ TH i , T R 2 ) の コ レク タ に結合さ れ、 他端が相互に結合された第 1 および第 2 イ ン ビー ダンス素子 （ TR 3 , TR 4 ) によ 1 構成されたと ころの、 マ ト リ ク ス状に配置された メ モ リ セル と ， 同一行上の メ モ リ セルの第 3 ト ラ ン ジス タ （ TR 5 ) のェ ミ ッタに 共通に結合された第 1 デー タ · ラ イ ン （ DL )と ， 同一 列上の メ モ リ セルの第 1 およ び第 2 イ ン ビー ダ ンス ( TE 3 , TR < ) の他端に共通に結合された第 1 列選択 ラ イ ン （WL )と を镛え、
    前記各メ モ リ セルは更にベ ー スおよびェ ミ ッタが それぞれ前記第 1 お よ び第 2 ト ラ ン ジス タ
    TR 2 )の 中の一方の ト ラ ン ジス タ の コ レク タ お よ びべ ースに結合されたと こ ろの、 第 1 導電型の第 4 ト ラ ン ジス タ （ TE 6 , TR S ) と 、 一端力 こ の第 4 ト ラ ン ジス タ （ T R ff ， TH S ) のベースに結合され他端が第 2列選 択ラ イ ンに結合された第 3 ィ ン ビーダ ンス素子を備え た こ と を特徴とする半導体記憶装置 o
    11. 前記各メ モ リ セルに いて 、 前記第 1 ト ラ ン ジス タ は前記第 2 ト ラ ン ジス タ ( R 2 ) よ ！）小さ 4ペ ー ス面積を もつこ と を特徴とする請求の範囲第
    1 0頊記載の半導体記慷装置 o
    12. 前記各メ モ リ セルに おいて 、 前記第 1 イ ンビーダ ン ス素子 （TR 3 ) は前記第 2 ィ ン ビーダ ンス素子
    ( R # ) よ ] 大き ¾値を もつこ と を特徵とする請求の 箭囲第 1 0項記載の半導体記憶装置 o - .
    13. 前記各メ モ リ セルに おいて 、 前記第 4 ト ラ ン ジス タ （ T R S ) が前-記第 2 ト ラ ン ジスタ （ TR 2 ) のベー ス に結合された別のコ レク タ を もつこと を特徵とする請 ネの範囲第 1 0 項、 1 1 項または 1 2項記载の半導体 記憶装置 o
    14. 前記各メ モ リ セ ルは、 コ レク タ ー-エ ミ ッ タ路が前 記第 2 ト ラ ン ジ ス タ ( TR ) のベース およ びエ ミ ッ タ 間に結合されたと ころの第 1 導電型の第 5 ト ラ ン ジス タ ( TB5 ) を更に傭えた こ と を特铵とする請求の範囲 第 1 0項、 1 1 項または 1 2項記載の半導体記憶装置 o
    15. 前記各メ モ リ セルは コ レク タ およ びベースがそれ ぞれ前記第 1 ト ラ ン ジス タ （ T H I ) のベース よびコ レク タに結合されたと ころの、 第 2導電型の第 5 ト ラ ン ジスタ （ TR J O ) を更に備えた こと を特徵とする請 求の範圏第 1 0 項記載の半導侔記憶装置 o
    16. 前記各メ モ リ セルに いて 、 前記第 1 およ び第 2 イ ン ビーダンス素子 （ TH 3 , TH i ) はエ ミ ツ ^が相互 に結合され、 ベー スが相互に粽合され、 コ レク タがそ
    O PI
    A, WIPO れぞれ前 ¾第 1 および第 2 ト ラ ン ジス タ ( TR J , TE5) のコ レク タに鎗合された第 2 導電型の ト ラ ン ジスタに よ 1 構成されている こと を特徵とする請求の範囲第
    1 0項 ¾いし 1 2項および 1 5 項の中のいずれか一項 に 12載の半導体記憶装置 o
    17, 前紀各メ モ リ セルに いて 、 前記第 3 イ ン ーダ ン ス素子 はペース およびコ レク タがそれぞれ 前記第 3 ト ラ ン ジス タ （ ΤΒίϊ ) の ェ ミ ッ タ およびべ一
    スに截合されたと ころの第 2導電型の ト ラ ンジスタに よ ！）構成されている こと を特徴とする請求の範囲第
    1 0項 ¾いし 1 2項および 1 5項の中のいずれか一項 に記載の半導体記億装置 ο
    18. 前記各メ モ セルに いて、 前記第 1 および第 2 イ ン ビーダ ンス素子 （ΤΕ 3 , ΤΒ 4 ) はエ ミ クタが相互 に結合され、 ペースが相互に結合され、 コ レク タがそ れぞれ前記第 1 および第 2 ト ラ ン ジスタ ( S I , TB2) のコ レク タに結合された第 2導電型の第 6 および第 7 ト ラ ン ジス タに よ 構成され、 前記第 3 イ ン ビーダン ス素子 ( E Γ ) はベー ス およびコ レク タ がそれぞれ前 記第 3 ト ラ ン ジス タ の ェ ミ ッ タ よびベ ース に結合されたと ころの第 2導電型の第 8 ト ラ ン ジスタ に よ 構成され、 前記第 6 ト ラ ン ジスタ ( TB 3 ) よ び第 2 ト ラ ン ジス タ は第 1 の I 3L L論理ゲー ト 回路を構成し、 前記第 7 ト ラ ン ジス タ （ Τϋ ί ) およ
    O PI ■ WIPO _« び第 1 ト ラ ン ジス タ は第 2 の Ϊ I L餘理ゲ一 ト 回路を構成し、 前記第 8 ト ラ ン ジスタ およ び第 4 ト ラ ン ジスタ は第 3 の I I L餘理ゲ一 ト 回路を構成している こと を特微とする請求の範 a第
    B 1 0項 ¾いし 1 2項および 1 5項の中のいずれか一項 に記載の半導体記偉装置 o .
    19. 同一行上に ¾置された各メ モ リ セルの第 4 ト ラ ン ジスタ （T B fi , T it S ) の コ レク タは前記第 1 デ タ · ライ ンに結合され、 前記同一列上に記置された メ モ リ to セ ルはこれらのメ モ リ セルに結合される と ころの前記 第 1 および第 2列選択ラ イ ン間の領域に彩成され、 前 記各メ モ リ セルの第 4 ト ラ ン ジス タ の コ レク タ領域は この メ モ リ セルに結合された前記第 2列選択ライ ンぉ よび同—行上に いて このメ モ リ セル と薛接する メ モ .
    15 リ セルに結合された前記第 i 列選^ ラ イ ンを横切る よ う に形成され、 前記第 1 データ · ラ イ ンは前記同一行 上における各メ モ リ セルの第 3 ト ラ ン ジス タ のェ ミ ツ タ領域、 第 4 ト ラ ン ジス タ の コ レク タ領域および同一 行上において この メ モ リ セル と隣接する メ モ り セルの », 第 4 ト ラ ン ジス タ の コ レク タ領域を相互に綜合する よ う に、 この メ モ リ セルに結合された前記第 1 および第 2 列選択ライ ン間に いて ¾設された結合ラ イ ンに ょ ] 形成されている.こ と を特铵とする請求の範囲第 1 8 項記載の半導体 S億装置 o 一 O PI " WIPO
    20. 同一行上に ける メ モ セルの第 4 ト ラ ン ジス タ の コ レク タ に共通に結合された第 2 デー タ · ラ イ ンを 更に備えた こと を特铵とする請求の範囲 1 0 項 ¾いし 1 2項 よび 1 5項の中のいずれか一項に記載の半導 s 体記憶装置 o
    0
    S
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    同族专利:
    公开号 | 公开日
    EP0020769B1|1984-07-11|
    EP0020769A1|1981-01-07|
    EP0020769A4|1981-10-27|
    DE2967103D1|1984-08-16|
    US4366554A|1982-12-28|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1980-04-17| AK| Designated states|Designated state(s): US |
    1980-04-17| AL| Designated countries for regional patents|Designated state(s): DE FR GB |
    优先权:
    申请号 | 申请日 | 专利标题
    JP53121189A|JPS5950229B2|1978-10-03|1978-10-03||
    JP53121190A|JPS5942986B2|1978-10-03|1978-10-03||
    JP78/128601||1978-10-20||
    JP12860278A|JPS5733634B2|1978-10-20|1978-10-20||
    JP12860178A|JPS5733633B2|1978-10-20|1978-10-20||DE7979901095T| DE2967103D1|1978-10-03|1979-09-04|Semiconductor memory device|
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